一句话看懂：一篇 arXiv 新论文提出用多目标强化学习训练大模型生成 RTL 电路，不再只追求单个电路的 PPA 分数，而是优化一批候选电路在功耗、性能、面积权衡上的覆盖质量。据摘要，在 RTLLM v2 基准上相对 Hypervolume 比无 PPA 优化基线高 13.3 个百分点。
事件核心：发生了什么
2026 年 10 月 21 日发布于 arXiv cs.AI 的论文《Pareto-Optimal RTL Code Generation via Multi-Objective Reinforcement Learning with Large Language Models》指出，现有基于可验证奖励的强化学习（RLVR）方法通常把功耗、性能、面积等多个 PPA 目标加权成单一标量奖励，导致模型难以同时产出面向低功耗、低延迟、小面积等不同取舍的多样化电路。作者提出转向评估“多次生成得到的整个电路集合”的质量与多样性，方法包括把帕累托解集覆盖率提升改写为序列式电路生成流程，以及用 Hypervolume Contribution（HVC）构造奖励，衡量每个生成电路对帕累托前沿的贡献。摘要称，在 RTLLM v2 基准上，该方法相对 Hypervolume 比无 PPA 优化基线高 13.3 个百分点，比单目标强化学习方法高 14.4 个百分点，电路多样性也更好。
为什么重要
芯片设计中，功耗、性能、面积的重要性随产品和约束变化，设计师往往需要一组候选方案再做后验选择，而不是只拿一个“平均最优”的电路。若这套方法成立，意味着大模型辅助硬件设计从单点生成走向候选集生成，更贴近真实设计流程。它也为 LLM 在需要多目标权衡的工程任务上提供了可参考的强化学习框架。目前公开信息仅为论文摘要，实验范围限于 RTLLM v2 基准，尚不能推断其在更复杂工业电路上的表现。
对用户/开发者/创作者的影响
对芯片与 EDA 开发者，这一思路提示可以把模型输出当作设计探索的起点：一次生成多个不同 PPA 倾向的 RTL 候选，再由工程师筛选和验证。对关注 AI for EDA 的团队，HVC 奖励和集合级训练流程值得复现评估，但需注意摘要未披露训练成本、数据规模和流片级验证结果。普通用户短期内不会直接感知变化，相关能力更可能先体现在设计工具链和研究中。
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值得关注的后续
一是论文全文是否公开更完整的基线对比、消融实验和生成电路的功能正确性验证；二是该方法能否扩展到更大规模、更接近工业约束的电路基准；三是 EDA 厂商或开源硬件社区是否会跟进类似的候选集生成能力。
来源：arXiv cs.AI
