TSMC 支持 ASML 扩大掩模版尺寸的计划，以便其最新光刻机能够制造最大的 AI 芯片。

事件核心：发生了什么

ASML 与台积电于本周二联合宣布，计划推动行业将光刻掩模版标准从沿用数十年的 6 英寸扩大至 12 英寸。其核心动因在于技术瓶颈：ASML 最先进的 High NA EUV 光刻机虽能刻出更精细的电路，但其一次曝光的面积仅有上一代机型的一半左右。像 Nvidia 和 Google 设计的 AI 处理器芯片面积已达约 800 平方毫米，处于现有工具单次曝光的极限。若不更换掩模版，这类大芯片在 High NA 机器上必须通过两次曝光“拼接”完成，这不仅拖慢产能，还会在拼接处埋下良率隐患。

台积电董事长兼首席执行官魏哲家表示，汇集全行业产业链的专业知识，是为了通过持续创新来降低障碍。目前公布的时间表显示：台积电计划于 2030 年将 High NA 技术用于先进节点的大规模量产，初期仍使用现有 6 英寸掩模版；12 英寸掩模版的试验线预计 2031 年启动，而相关系统要到 2033 年才可能用于先进制程生产。

为什么重要

这项合作的意义远超设备升级本身。首先，台积电此前是采用 High NA 技术最谨慎的主要芯片制造商，此次公开背书意味着整个行业的下一代光刻路线图终于对齐。其次，掩模版规格属于基础设施层面的标准，改动它会牵扯到空白掩模版供应商、防尘膜厂商、掩模版写入设备、检测与修复工具，以及晶圆厂里所有的自动化搬运系统——这些环节没有任何一家由 ASML 单独控制。因此，此次协议本质上是让相互竞争的企业为一个预期（AI 芯片将持续变大）提前数十年进行协调性资本开支。

ASML 的宣传重点是生产率。其首席技术官 Marco Pieters 估计，如果行业完成这一转变，High NA 系统的产能可提升约 40%。对 ASML 而言，商业逻辑更直接：每台 High NA 系统的售价是传统 EUV 设备的数倍，而当前 AI 需求的增长已超过其工厂产能，让客户在掩模版过渡上深度绑定，有助于使这套昂贵系统成为默认选择。值得注意的是，Intel 已率先将 High NA 投入量产并交付了相关笔记本处理器，三星计划在 2028 年将 High NA 用于 DRAM 生产，SK 海力士也在评估是否加入这一联盟。

对用户/开发者/创作者的影响

普通用户短期内不会直接感知到这次技术标准的变更，但它是未来几年高端 GPU 与大模型训练芯片供给曲线的关键变量。目前，Nvidia 和 Google 的旗舰 AI 处理器已经触到了现有光刻设备的单次曝光上限。若芯片面积继续膨胀而设备无法匹配，大模型训练的硬件成本将因良率损失和产能瓶颈而不合理地上涨。

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对开发者而言，这意味着 2030 年之前，云端可用的顶级 AI 算力仍将受限于现有制造工艺的天花板；而这一标准的提前布局，决定了 2033 年之后的 GPU 与定制 ASIC（如 TPU）能否以更可控的成本实现规模扩张。对于企业的 AI 采购决策，建议将这一时间表纳入中长期基础设施规划——当前看到的算力短缺是周期性的，而下一代制造工艺的切换将在数年后决定算力供给的下一个台阶在哪里。

值得关注的后续

有三个具体的观察点值得跟进：

第一，Intel 的先行优势能否转化为市场份额。该公司已经在 High NA 上投入了约每台 4 亿美元的早期成本并实现量产，但 12 英寸掩模版标准的确立是否会稀释其先发优势，仍需观察。

第二，SK 海力士与三星在 DRAM 上的推进节奏（均瞄准 2028 年）是否会因掩模版标准变更而调整。内存芯片对面积和良率的要求与逻辑芯片不同，它们的跟进意愿将决定 ASML 的订单能见度。

第三，标准变更过程中的成本分摊机制。掩模版尺寸翻倍意味着整条配套产业链（空白基板、检测设备等）需要同步换代，这笔费用如何在互相竞争的芯片制造商之间消化，将影响最终芯片的制造成本——而这一成本最终会传导至云端 AI 服务的定价上。目前公开信息显示，具体分摊方案尚未披露。

来源：The Next Web